// DSCH 2.5f
// 10/05/02 18:25:46
// C:\Dsch2\Book on CMOS\Add4LookAhead.sch
// p1
// g1
// g0
// p0

module Add4LookAhead( Y0,Y1,Y2,Y3,X0,X1,X2,X3,
 carry0,c1,s0);
 input Y0,Y1,Y2,Y3,X0,X1,X2,X3;
 input carry0;
 output c1,s0;
 xor #(9) xor2(w6,Y1,X1);
 and #(9) and2(w7,X1,Y1);
 and #(16) and2(w12,X0,Y0);
 xor #(23) xor2(w13,Y0,X0);
 assign s=(a&b)|c;
 xor #(16) xor2(s0,w13,carry0);
 assign s=a|b|c|d|e;
endmodule

// Simulation parameters
// Y0 CLK 10 10
// Y1 CLK 20 20
// Y2 GND
// Y3 GND
// X0 CLK 30 30
// X1 CLK 40 40
// X2 GND
// X3 GND
// carry0 CLK 50 50
