// DSCH 2.7a
// 9/7/2003 6:15:54 PM
// C:\Documents and Settings\Administrator\My Documents\Dsch2\Book on CMOS\invCmos.sch

module invCmos( in1,out1);
 input in1;
 output out1;
 nmos #(17) NN(out1,vss,in1); // 0.3u 0.12u
 pmos #(17) PP(out1,vdd,in1); // 0.5u 0.12u
endmodule

// Simulation parameters in Verilog Format
always
#1000 in1=~in1;

// Simulation parameters
// in1 CLK 10 10
